산학박람회 출품 작품
공간가변노출 기반 엣지 인식 풀링을 적용한 HDR 이미지센서
본 연구는 급격한 조도 변화 환경에서 안정적 영상을 확보하기 위해 공간적으로 서로 다른 노출 시간을 갖는 2×2 SVE 기반 CMOS 이미지 센서를 제안한다. 제안된 픽셀 블록은 stride=1의 2×2 average pooling으로 포화를 완화하며 센서 레벨 HDR을 구현한다. 또한 average pooling에서 발생하는 선해도 저하를 줄이기 위해 edge-aware pooling을 적용한 결과, 그래디언트 정보량이 약 40% 증가함을 확인하였다.
Pupil center detection circuit for Eye tracker
본 연구는 저전력 시선 추적기를 구현하기 위해 160×120 이미지 센서에 processing-in-sensor 구조를 적용하여 동공 중심을 센서 레벨에서 직접 추출하는 회로를 제안한다. RC decay-accumulator-WTA와 로직을 이용해 동공의 행·열 중심을 계산하고, 555 fps에서 약 30 μW 전력으로 동작하면서 평균 오차 세로 0.36픽셀, 가로 0.46픽셀의 정밀도를 달성하였다.
Feedforward Ring Oscillator-based True Random Number Generator
TRNG는 자연계에 존재하는 시계열의 재현 불가능한 무작위성을 활용하여 난수를 생성하는 모듈입니다. 이러한 모듈은 현재 다양한 암호 모듈에서 필요시 되고 있으며, 특히 암호화 모듈의 key 생성과 양자 내성 암호 알고리즘의 구동에 핵심적인 역할을 하고 있다. 기존의 TRNG는 시계열의 무작위성을 충분히 축적하기 위해 긴 시간이 필요하였다. 따라서, TRNG 연구에서는 무작위성의 손해를 입지 않으면서도, 빠른 속도로 난수를 생성하는 것이 핵심이다. 특히, 양자 내성 암호의 개발로 인해, 더욱 빠른 난수 생성이 필요하게 되었다. 고속으로 동작하는 FRO 구조를 활용하여 고속으로 난수를 생성하는 방법에 대한 연구를 수행하였다.
나노 연금술사
TCAD 기반 GaN/AlGaN D-Mode 및 Recessed-Gate E-Mode HEMT 분석
GaN/AlGaN HEMT는 넓은 밴드갭과 높은 전계 내성을 기반으로 고전력·고주파 응용에서 핵심 소자로 활용되지만, 자연적으로 형성되는 2DEG로 인해 0V에서도 전류가 흐르는 D-mode 특성을 보이며 전력 시스템의 안전성 확보에 한계가 존재한다. 이를 극복하기 위해 본 연구는 TCAD 시뮬레이션을 통해 기존 D-mode GaN/AlGaN HEMT와 Recessed-Gate 기반 E-mode HEMT의 구조적 차이가 문턱전압, 밴드 구성, 전기적 특성에 미치는 영향을 비교·분석하여, E-mode 동작 구현의 물리적 메커니즘과 소자 설계 최적화 방향을 제시한다.
육회비빔밥
반강유전체의 상전이에 따른 스위칭 동역학 비교
ZrO2 기반 반강유전체는 상전이를 동반하는 이중 히스테리시스를 나타내며, 휘발적인 특성을 지니지만 여러 선행 연구에서 내부 전계를 인가함으로써 비휘발성 메모리로 동작시킬 수 있음이 보고되었다. 본 연구에서는 반강유전체 상전이 진행 방향에 따라 스위칭 동역학이 어떻게 달라지는지를 조사하였다. 이를 위해 프로그래밍 펄스 크기를 변화시키며, Nucleation-Limited Switching 모델로 피팅을 수행하고, 상전이 방향에 따라 추출되는 활성화에너지와 width 파라미터의 차이를 정량적으로 비교하였다. 또한, First-Order Reversal Curve 분석을 통해 두 상전이 방향 간 스위칭 거동 차이가 발생하는 원인을 설명하였다.
PolarX
E-mode(Enhancement mode) HEMT 구현 및 Driving current 개선
AlGaN/GaN HEMT의 E-mode 구현을 위해 Recess-gate 구조를 적용하고 MIS 게이트 절연막으로 Al₂O₃/HfO₂ 이중 층을 형성하여 계면 특성을 안정화하고 게이트 제어 능력을 향상시켰다. 이를 통해 게이트 누설 전류를 효과적으로 억제하였다. 또한, SiN Passivation layer에 인장 응력을 도입해 구동 전류를 향상시켰다.
28nm RISC 프로세서 저전력 설계: Physically-Aware 합성과 UPF 기반 방법론 적용
반도체 공정의 미세화로 칩의 전력 밀도와 배선 지연의 영향이 커지면서, 기존 WLM 기반 합성은 실제 P&R 단계와의 Correlation 저하를 야기하여 Timing Closure를 어렵게 한다. 본 연구는 이러한 한계를 극복하고 현대 ASIC 설계의 핵심 요구사항인 저전력 설계를 구현하는 것을 목적으로 한다. Synopsys 28nm 공정 기반의 RISC Processor를 타겟으로 DCG flow를 구축하여 Congestion과 타이밍 예측 정확도를 획기적으로 개선했다. 또한, UPF 기반 Multi-Voltage 및 Power Gating 기술을 단계적으로 적용하여 전력을 각각 15.1%, 53.5% 절감했으며 Multi-Vt 최적화를 통해 성능 저하 없이 목표 주파수 166.7MHz를 달성했다.
ACORE
저전력, 저면적, 고성능 메르센 소수 모듈러 연산 하드웨어 구현
인공지능 및 사물 인터넷의 발전으로 데이터 처리 속도와 보안의 중요성이 증가함에 따라 공개키 암호 알고리즘에서의 모듈러 연산 효율이 중요한 과제로 부상하고 있다. 기존 모듈러 연산은 나눗셈 기반의 반복적인 뺄셈과 비교로 인해 심각한 연산 지연과 면적 비효율을 초래한다. 본 연구는 메르센 소수의 수학적 특성을 활용, 이를 단순 덧셈과 시프트 연산으로 대체하여 복잡도를 획기적으로 낮춘다. 또한, Pipelining·병렬구조·트리 구조 비교 최적화를 적용해 180nm CMOS 공정으로 설계 및 검증한 결과, 일반 모듈러 연산기 대비 최대 138.9배의 성능 향상, 14.5배의 면적 효율 증가, 4.9배의 전력 소모 감소를 달성했다.
