작품개요

반도체 공정의 미세화로 칩의 전력 밀도와 배선 지연의 영향이 커지면서, 기존 WLM 기반 합성은 실제 P&R 단계와의 Correlation 저하를 야기하여 Timing Closure를 어렵게 한다.

본 연구는 이러한 한계를 극복하고 현대 ASIC 설계의 핵심 요구사항인 저전력 설계를 구현하는 것을 목적으로 한다. Synopsys 28nm 공정 기반의 RISC Processor를 타겟으로 DCG flow를 구축하여 Congestion과 타이밍 예측 정확도를 획기적으로 개선했다.

또한, UPF 기반 Multi-Voltage 및 Power Gating 기술을 단계적으로 적용하여 전력을 각각 15.1%, 53.5% 절감했으며 Multi-Vt 최적화를 통해 성능 저하 없이 목표 주파수 166.7MHz를 달성했다.